重慶pcb板emi分析整改方法

Ⅰ 如何實現數字電路PCB的EMI控制

PCB布線在PCB設計中，布線是完成產品設計的重要步驟，可以說前面的准備工作都是為它而做的，在整個PCB中，以布線的設計過程限定最高，技巧最細、工作量最大。PCB布線有單面布線、雙面布線及多層布線。布線的方式也有兩種：自動布線及互動式布線，在自動布線之前，可以用互動式預先對要求比較嚴格的線進行布線，輸入端與輸出端的邊線應避免相鄰平行，以免產生反射干擾。必要時應加地線隔離，兩相鄰層的布線要互相垂直，平行容易產生寄生耦合。自動布線的布通率，依賴於良好的布局，布線規則可以預先設定，包括走線的彎曲次數、導通孔的數目、步進的數目等。一般先進行探索式布經線，快速地把短線連通，然後進行迷宮式布線，先把要布的連線進行全局的布線路徑優化，它可以根據需要斷開已布的線。並試著重新再布線，以改進總體效果。對目前高密度的PCB設計已感覺到貫通孔不太適應了，它浪費了許多寶貴的布線通道，為解決這一矛盾，出現了盲孔和埋孔技術，它不僅完成了導通孔的作用，還省出許多布線通道使布線過程完成得更加方便，更加流暢，更為完善，PCB板的設計過程是一個復雜而又簡單的過程，要想很好地掌握它，還需廣大電子工程設計人員去自已體會，才能得到其中的真諦。1電源、地線的處理既使在整個PCB板中的布線完成得都很好，但由於電源、地線的考慮不周到而引起的干擾，會使產品的性能下降，有時甚至影響到產品的成功率。所以對電、地線的布線要認真對待，把電、地線所產生的噪音干擾降到最低限度，以保證產品的質量。對每個從事電子產品設計的工程人員來說都明白地線與電源線之間噪音所產生的原因，現只對降低式抑制噪音作以表述：（1）、眾所周知的是在電源、地線之間加上去耦電容。（2）、盡量加寬電源、地線寬度，最好是地線比電源線寬，它們的關系是：地線＞電源線＞信號線，通常信號線寬為：0.2～0.3mm,最經細寬度可達0.05～0.07mm,電源線為1.2～2.5mm對數字電路的PCB可用寬的地導線組成一個迴路,即構成一個地網來使用(模擬電路的地不能這樣使用)（3）、用大面積銅層作地線用,在印製板上把沒被用上的地方都與地相連接作為地線用。或是做成多層板，電源，地線各佔用一層。2數字電路與模擬電路的共地處理現在有許多PCB不再是單一功能電路（數字或模擬電路），而是由數字電路和模擬電路混合構成的。因此在布線時就需要考慮它們之間互相干擾問題，特別是地線上的噪音干擾。數字電路的頻率高，模擬電路的敏感度強，對信號線來說，高頻的信號線盡可能遠離敏感的模擬電路器件，對地線來說，整人PCB對外界只有一個結點，所以必須在PCB內部進行處理數、模共地的問題，而在板內部數字地和模擬地實際上是分開的它們之間互不相連，只是在PCB與外界連接的介面處（如插頭等）。數字地與模擬地有一點短接，請注意，只有一個連接點。也有在PCB上不共地的，這由系統設計來決定。3信號線布在電（地）層上在多層印製板布線時，由於在信號線層沒有布完的線剩下已經不多，再多加層數就會造成浪費也會給生產增加一定的工作量，成本也相應增加了，為解決這個矛盾，可以考慮在電（地）層上進行布線。首先應考慮用電源層，其次才是地層。因為最好是保留地層的完整性。4大面積導體中連接腿的處理在大面積的接地（電）中，常用元器件的腿與其連接，對連接腿的處理需要進行綜合的考慮，就電氣性能而言，元件腿的焊盤與銅面滿接為好，但對元件的焊接裝配就存在一些不良隱患如：①焊接需要大功率加熱器。②容易造成虛焊點。所以兼顧電氣性能與工藝需要，做成十字花焊盤，稱之為熱隔離（heatshield）俗稱熱焊盤（Thermal），這樣，可使在焊接時因截面過分散熱而產生虛焊點的可能性大大減少。多層板的接電（地）層腿的處理相同。5布線中網路系統的作用在許多CAD系統中，布線是依據網路系統決定的。網格過密，通路雖然有所增加，但步進太小，圖場的數據量過大，這必然對設備的存貯空間有更高的要求，同時也對象計算機類電子產品的運算速度有極大的影響。而有些通路是無效的，如被元件腿的焊盤佔用的或被安裝孔、定們孔所佔用的等。網格過疏，通路太少對布通率的影響極大。所以要有一個疏密合理的網格系統來支持布線的進行。標准元器件兩腿之間的距離為0.1英寸(2.54mm),所以網格系統的基礎一般就定為0.1英寸(2.54mm)或小於0.1英寸的整倍數，如：0.05英寸、0.025英寸、0.02英寸等。6設計規則檢查（DRC）布線設計完成後，需認真檢查布線設計是否符合設計者所制定的規則，同時也需確認所制定的規則是否符合印製板生產工藝的需求，一般檢查有如下幾個方面：（1）、線與線，線與元件焊盤，線與貫通孔，元件焊盤與貫通孔，貫通孔與貫通孔之間的距離是否合理，是否滿足生產要求。（2）、電源線和地線的寬度是否合適，電源與地線之間是否緊耦合（低的波阻抗）？在PCB中是否還有能讓地線加寬的地方。（3）、對於關鍵的信號線是否採取了最佳措施，如長度最短，加保護線，輸入線及輸出線被明顯地分開。（4）、模擬電路和數字電路部分，是否有各自獨立的地線。（5）後加在PCB中的圖形（如圖標、注標）是否會造成信號短路。（6）對一些不理想的線形進行修改。（7）、在PCB上是否加有工藝線？阻焊是否符合生產工藝的要求，阻焊尺寸是否合適，字元標志是否壓在器件焊盤上，以免影響電裝質量。（8）、多層板中的電源地層的外框邊緣是否縮小，如電源地層的銅箔露出板外容易造成短路。第二篇PCB布局在設計中，布局是一個重要的環節。布局結果的好壞將直接影響布線的效果，因此可以這樣認為，合理的布局是PCB設計成功的第一步。布局的方式分兩種，一種是互動式布局，另一種是自動布局，一般是在自動布局的基礎上用互動式布局進行調整，在布局時還可根據走線的情況對門電路進行再分配，將兩個門電路進行交換，使其成為便於布線的最佳布局。在布局完成後，還可對設計文件及有關信息進行返回標注於原理圖，使得PCB板中的有關信息與原理圖相一致，以便在今後的建檔、更改設計能同步起來,同時對模擬的有關信息進行更新，使得能對電路的電氣性能及功能進行板級驗證。--考慮整體美觀一個產品的成功與否，一是要注重內在質量，二是兼顧整體的美觀，兩者都較完美才能認為該產品是成功的。在一個PCB板上，元件的布局要求要均衡，疏密有序，不能頭重腳輕或一頭沉。--布局的檢查印製板尺寸是否與加工圖紙尺寸相符？能否符合PCB製造工藝要求？有無定位標記？元件在二維、三維空間上有無沖突？元件布局是否疏密有序，排列整齊？是否全部布完？需經常更換的元件能否方便的更換？插件板插入設備是否方便？熱敏元件與發熱元件之間是否有適當的距離？調整可調元件是否方便？在需要散熱的地方，裝了散熱器沒有？空氣流是否通暢？信號流程是否順暢且互連最短？插頭、插座等與機械設計是否矛盾？線路的干擾問題是否有所考慮？第三篇高速PCB設計（一）、電子系統設計所面臨的挑戰隨著系統設計復雜性和集成度的大規模提高，電子系統設計師們正在從事100MHZ以上的電路設計，匯流排的工作頻率也已經達到或者超過50MHZ，有的甚至超過100MHZ。目前約50%的設計的時鍾頻率超過50MHz，將近20%的設計主頻超過120MHz。當系統工作在50MHz時，將產生傳輸線效應和信號的完整性問題；而當系統時鍾達到120MHz時，除非使用高速電路設計知識，否則基於傳統方法設計的PCB將無法工作。因此，高速電路設計技術已經成為電子系統設計師必須採取的設計手段。只有通過使用高速電路設計師的設計技術，才能實現設計過程的可控性。（二）、什麼是高速電路通常認為如果數字邏輯電路的頻率達到或者超過45MHZ~50MHZ，而且工作在這個頻率之上的電路已經佔到了整個電子系統一定的份量（比如說1／3），就稱為高速電路。實際上，信號邊沿的諧波頻率比信號本身的頻率高，是信號快速變化的上升沿與下降沿（或稱信號的跳變）引發了信號傳輸的非預期結果。因此，通常約定如果線傳播延時大於1/2數字信號驅動端的上升時間，則認為此類信號是高速信號並產生傳輸線效應。信號的傳遞發生在信號狀態改變的瞬間，如上升或下降時間。信號從驅動端到接收端經過一段固定的時間，如果傳輸時間小於1/2的上升或下降時間，那麼來自接收端的反射信號將在信號改變狀態之前到達驅動端。反之，反射信號將在信號改變狀態之後到達驅動端。如果反射信號很強，疊加的波形就有可能會改變邏輯狀態。（三）、高速信號的確定上面我們定義了傳輸線效應發生的前提條件，但是如何得知線延時是否大於1/2驅動端的信號上升時間？一般地，信號上升時間的典型值可通過器件手冊給出，而信號的傳播時間在PCB設計中由實際布線長度決定。下圖為信號上升時間和允許的布線長度(延時)的對應關系。PCB板上每單位英寸的延時為0.167ns.。但是，如果過孔多，器件管腳多，網線上設置的約束多，延時將增大。通常高速邏輯器件的信號上升時間大約為0.2ns。如果板上有GaAs晶元，則最大布線長度為7.62mm。設Tr為信號上升時間，Tpd為信號線傳播延時。如果Tr≥4Tpd，信號落在安全區域。如果2Tpd≥Tr≥4Tpd，信號落在不確定區域。如果Tr≤2Tpd，信號落在問題區域。對於落在不確定區域及問題區域的信號，應該使用高速布線方法。（四）、什麼是傳輸線PCB板上的走線可等效為下圖所示的串聯和並聯的電容、電阻和電感結構。串聯電阻的典型值0.25-0.55ohms/foot，因為絕緣層的緣故，並聯電阻阻值通常很高。將寄生電阻、電容和電感加到實際的PCB連線中之後，連線上的最終阻抗稱為特徵阻抗Zo。線徑越寬，距電源/地越近，或隔離層的介電常數越高，特徵阻抗就越小。如果傳輸線和接收端的阻抗不匹配，那麼輸出的電流信號和信號最終的穩定狀態將不同，這就引起信號在接收端產生反射，這個反射信號將傳回信號發射端並再次反射回來。隨著能量的減弱反射信號的幅度將減小，直到信號的電壓和電流達到穩定。這種效應被稱為振盪，信號的振盪在信號的上升沿和下降沿經常可以看到。（五）、傳輸線效應基於上述定義的傳輸線模型，歸納起來，傳輸線會對整個電路設計帶來以下效應。•反射信號Reflectedsignals•延時和時序錯誤Delay&Timingerrors•多次跨越邏輯電平門限錯誤FalseSwitching•過沖與下沖Overshoot/Undershoot•串擾IncedNoise(orcrosstalk)•電磁輻射EMIradiation5.1反射信號如果一根走線沒有被正確終結(終端匹配)，那麼來自於驅動端的信號脈沖在接收端被反射，從而引發不預期效應，使信號輪廓失真。當失真變形非常顯著時可導致多種錯誤，引起設計失敗。同時，失真變形的信號對雜訊的敏感性增加了，也會引起設計失敗。如果上述情況沒有被足夠考慮，EMI將顯著增加，這就不單單影響自身設計結果，還會造成整個系統的失敗。反射信號產生的主要原因：過長的走線；未被匹配終結的傳輸線，過量電容或電感以及阻抗失配。5.2延時和時序錯誤信號延時和時序錯誤表現為：信號在邏輯電平的高與低門限之間變化時保持一段時間信號不跳變。過多的信號延時可能導致時序錯誤和器件功能的混亂。通常在有多個接收端時會出現問題。電路設計師必須確定最壞情況下的時間延時以確保設計的正確性。信號延時產生的原因：驅動過載，走線過長。5.3多次跨越邏輯電平門限錯誤信號在跳變的過程中可能多次跨越邏輯電平門限從而導致這一類型的錯誤。多次跨越邏輯電平門限錯誤是信號振盪的一種特殊的形式，即信號的振盪發生在邏輯電平門限附近，多次跨越邏輯電平門限會導致邏輯功能紊亂。反射信號產生的原因：過長的走線，未被終結的傳輸線，過量電容或電感以及阻抗失配。5.4過沖與下沖過沖與下沖來源於走線過長或者信號變化太快兩方面的原因。雖然大多數元件接收端有輸入保護二極體保護，但有時這些過沖電平會遠遠超過元件電源電壓范圍，損壞元器件。5.5串擾串擾表現為在一根信號線上有信號通過時，在PCB板上與之相鄰的信號線上就會感應出相關的信號，我們稱之為串擾。信號線距離地線越近，線間距越大，產生的串擾信號越小。非同步信號和時鍾信號更容易產生串擾。因此解串擾的方法是移開發生串擾的信號或屏蔽被嚴重干擾的信號。5.6電磁輻射EMI(Electro-MagneticInterference)即電磁干擾，產生的問題包含過量的電磁輻射及對電磁輻射的敏感性兩方面。EMI表現為當數字系統加電運行時，會對周圍環境輻射電磁波，從而干擾周圍環境中電子設備的正常工作。它產生的主要原因是電路工作頻率太高以及布局布線不合理。目前已有進行EMI模擬的軟體工具，但EMI模擬器都很昂貴，模擬參數和邊界條件設置又很困難，這將直接影響模擬結果的准確性和實用性。最通常的做法是將控制EMI的各項設計規則應用在設計的每一環節，實現在設計各環節上的規則驅動和控制。（六）、避免傳輸線效應的方法針對上述傳輸線問題所引入的影響，我們從以下幾方面談談控制這些影響的方法。6.1嚴格控制關鍵網線的走線長度如果設計中有高速跳變的邊沿，就必須考慮到在PCB板上存在傳輸線效應的問題。現在普遍使用的很高時鍾頻率的快速集成電路晶元更是存在這樣的問題。解決這個問題有一些基本原則：如果採用CMOS或TTL電路進行設計，工作頻率小於10MHz，布線長度應不大於7英寸。工作頻率在50MHz布線長度應不大於1.5英寸。如果工作頻率達到或超過75MHz布線長度應在1英寸。對於GaAs晶元最大的布線長度應為0.3英寸。如果超過這個標准，就存在傳輸線的問題。6.2合理規劃走線的拓撲結構解決傳輸線效應的另一個方法是選擇正確的布線路徑和終端拓撲結構。走線的拓撲結構是指一根網線的布線順序及布線結構。當使用高速邏輯器件時，除非走線分支長度保持很短，否則邊沿快速變化的信號將被信號主幹走線上的分支走線所扭曲。通常情形下，PCB走線採用兩種基本拓撲結構，即菊花鏈(DaisyChain)布線和星形(Star)分布。對於菊花鏈布線，布線從驅動端開始，依次到達各接收端。如果使用串聯電阻來改變信號特性，串聯電阻的位置應該緊靠驅動端。在控制走線的高次諧波干擾方面，菊花鏈走線效果最好。但這種走線方式布通率最低，不容易100%布通。實際設計中，我們是使菊花鏈布線中分支長度盡可能短，安全的長度值應該是：StubDelay<=Trt*0.1.例如，高速TTL電路中的分支端長度應小於1.5英寸。這種拓撲結構佔用的布線空間較小並可用單一電阻匹配終結。但是這種走線結構使得在不同的信號接收端信號的接收是不同步的。星形拓撲結構可以有效的避免時鍾信號的不同步問題，但在密度很高的PCB板上手工完成布線十分困難。採用自動布線器是完成星型布線的最好的方法。每條分支上都需要終端電阻。終端電阻的阻值應和連線的特徵阻抗相匹配。這可通過手工計算，也可通過CAD工具計算出特徵阻抗值和終端匹配電阻值。在上面的兩個例子中使用了簡單的終端電阻，實際中可選擇使用更復雜的匹配終端。第一種選擇是RC匹配終端。RC匹配終端可以減少功率消耗，但只能使用於信號工作比較穩定的情況。這種方式最適合於對時鍾線信號進行匹配處理。其缺點是RC匹配終端中的電容可能影響信號的形狀和傳播速度。串聯電阻匹配終端不會產生額外的功率消耗，但會減慢信號的傳輸。這種方式用於時間延遲影響不大的匯流排驅動電路。串聯電阻匹配終端的優勢還在於可以減少板上器件的使用數量和連線密度。最後一種方式為分離匹配終端，這種方式匹配元件需要放置在接收端附近。其優點是不會拉低信號，並且可以很好的避免雜訊。典型的用於TTL輸入信號(ACT,HCT,FAST)。此外，對於終端匹配電阻的封裝型式和安裝型式也必須考慮。通常SMD表面貼裝電阻比通孔元件具有較低的電感，所以SMD封裝元件成為首選。如果選擇普通直插電阻也有兩種安裝方式可選：垂直方式和水平方式。垂直安裝方式中電阻的一條安裝管腳很短，可以減少電阻和電路板間的熱阻，使電阻的熱量更加容易散發到空氣中。但較長的垂直安裝會增加電阻的電感。水平安裝方式因安裝較低有更低的電感。但過熱的電阻會出現漂移，在最壞的情況下電阻成為開路，造成PCB走線終結匹配失效，成為潛在的失敗因素。6.3抑止電磁干擾的方法很好地解決信號完整性問題將改善PCB板的電磁兼容性(EMC)。其中非常重要的是保證PCB板有很好的接地。對復雜的設計採用一個信號層配一個地線層是十分有效的方法。此外，使電路板的最外層信號的密度最小也是減少電磁輻射的好方法，這種方法可採用"表面積層"技術"Build-up"設計製做PCB來實現。表面積層通過在普通工藝PCB上增加薄絕緣層和用於貫穿這些層的微孔的組合來實現，電阻和電容可埋在表層下，單位面積上的走線密度會增加近一倍，因而可降低PCB的體積。PCB面積的縮小對走線的拓撲結構有巨大的影響，這意味著縮小的電流迴路，縮小的分支走線長度，而電磁輻射近似正比於電流迴路的面積；同時小體積特徵意味著高密度引腳封裝器件可以被使用，這又使得連線長度下降，從而電流迴路減小，提高電磁兼容特性。6.4其它可採用技術為減小集成電路晶元電源上的電壓瞬時過沖，應該為集成電路晶元添加去耦電容。這可以有效去除電源上的毛刺的影響並減少在印製板上的電源環路的輻射。當去耦電容直接連接在集成電路的電源管腿上而不是連接在電源層上時，其平滑毛刺的效果最好。這就是為什麼有一些器件插座上帶有去耦電容，而有的器件要求去耦電容距器件的距離要足夠的小。任何高速和高功耗的器件應盡量放置在一起以減少電源電壓瞬時過沖。如果沒有電源層，那麼長的電源連線會在信號和迴路間形成環路，成為輻射源和易感應電路。走線構成一個不穿過同一網線或其它走線的環路的情況稱為開環。如果環路穿過同一網線其它走線則構成閉環。兩種情況都會形成天線效應(線天線和環形天線)。天線對外產生EMI輻射，同時自身也是敏感電路。閉環是一個必須考慮的問題，因為它產生的輻射與閉環面積近似成正比。結束語高速電路設計是一個非常復雜的設計過程，ZUKEN公司的高速電路布線演算法(RouteEditor)和EMC/EMI分析軟體(INCASES,Hot-Stage)應用於分析和發現問題。本文所闡述的方法就是專門針對解決這些高速電路設計問題的。此外，在進行高速電路設計時有多個因素需要加以考慮，這些因素有時互相對立。如高速器件布局時位置靠近，雖可以減少延時，但可能產生串擾和顯著的熱效應。因此在設計中，需權衡各因素，做出全面的折衷考慮；既滿足設計要求，又降低設計復雜度。高速PCB設計手段的採用構成了設計過程的可控性，只有可控的，才是可靠的，也才能是成功的！參考資料：高速PCB設計指南

Ⅱ 如何解決多層PCB電路板設計時的EMI問題

我在網路搜索答案時，找到以下內容，這些內容僅供參考，需要你自己慧眼如炬，或者去實驗，看下是否正解：

解決EMI問題的辦法很多，現代的EMI抑制方法包括：利用EMI抑制塗層、選用合適的EMI抑制零配件和EMI模擬設計等。本文從最基本的PCB布板出發，討論PCB分層堆疊在控制EMI輻射中的作用和設計技巧。

電源匯流排
在IC的電源引腳附近合理地安置適當容量的電容，可使IC輸出電壓的跳變來得更快。然而，問題並非到此為止。由於電容呈有限頻率響應的特性，這使得電容無法在全頻帶上生成干凈地驅動IC輸出所需要的諧波功率。除此之外，電源匯流排上形成的瞬態電壓在去耦路徑的電感兩端會形成電壓降，這些瞬態電壓就是主要的共模EMI干擾源。我們應該怎麼解決這些問題？
就我們電路板上的IC而言，IC周圍的電源層可以看成是優良的高頻電容器，它可以收集為干凈輸出提供高頻能量的分立電容器所泄漏的那部份能量。此外，優良的電源層的電感要小，從而電感所合成的瞬態信號也小，進而降低共模EMI。

當然，電源層到IC電源引腳的連線必須盡可能短，因為數位信號的上升沿越來越快，最好是直接連到IC電源引腳所在的焊盤上，這要另外討論。

為了控制共模EMI，電源層要有助於去耦和具有足夠低的電感，這個電源層必須是一個設計相當好的電源層的配對。有人可能會問，好到什麼程度才算好？問題的答案取決於電源的分層、層間的材料以及工作頻率(即IC上升時間的函數)。通常，電源分層的間距是6mil，夾層是FR4材料，則每平方英寸電源層的等效電容約為75pF。顯然，層間距越小電容越大。
上升時間為100到300ps的器件並不多，但是按照目前IC的發展速度，上升時間在100到300ps范圍的器件將佔有很高的比例。對於100到300ps上升時間的電路，3mil層間距對大多數應用將不再適用。那時，有必要採用層間距小於1mil的分層技術，並用介電常數很高的材料代替FR4介電材料。現在，陶瓷和加陶塑料可以滿足100到300ps上升時間電路的設計要求。

盡管未來可能會採用新材料和新方法，但對於今天常見的1到3ns上升時間電路、3到6mil層間距和FR4介電材料，通常足夠處理高端諧波並使瞬態信號足夠低，就是說，共模EMI可以降得很低。本文給出的PCB分層堆疊設計實例將假定層間距為3到6mil。

電磁屏蔽
從信號走線來看，好的分層策略應該是把所有的信號走線放在一層或若干層，這些層緊挨著電源層或接地層。對於電源，好的分層策略應該是電源層與接地層相鄰，且電源層與接地層的距離盡可能小，這就是我們所講的「分層＂策略。

PCB堆疊
什麼樣的堆疊策略有助於屏蔽和抑制EMI？以下分層堆疊方案假定電源電流在單一層上流動，單電壓或多電壓分布在同一層的不同部份。多電源層的情形稍後討論。

4層板
4層板設計存在若干潛在問題。首先，傳統的厚度為62mil的四層板，即使信號層在外層，電源和接地層在內層，電源層與接地層的間距仍然過大。

如果成本要求是第一位的，可以考慮以下兩種傳統4層板的替代方案。這兩個方案都能改善EMI抑制的性能，但只適用於板上元件密度足夠低和元件周圍有足夠面積(放置所要求的電源覆銅層)的場合。

第一種為首選方案，PCB的外層均為地層，中間兩層均為信號/電源層。信號層上的電源用寬線走線，這可使電源電流的路徑阻抗低，且信號微帶路徑的阻抗也低。從EMI控制的角度看，這是現有的最佳4層PCB結構。第二種方案的外層走電源和地，中間兩層走信號。該方案相對傳統4層板來說，改進要小一些，層間阻抗和傳統的4層板一樣欠佳。
如果要控制走線阻抗，上述堆疊方案都要非常小心地將走線布置在電源和接地鋪銅島的下邊。另外，電源或地層上的鋪銅島之間應盡可能地互連在一起，以確保DC和低頻的連接性。

6層板
如果4層板上的元件密度比較大，則最好採用6層板。但是，6層板設計中某些疊層方案對電磁場的屏蔽作用不夠好，對電源匯流排瞬態信號的降低作用甚微。下面討論兩個實例。
第一例將電源和地分別放在第2和第5層，由於電源覆銅阻抗高，對控制共模EMI輻射非常不利。不過，從信號的阻抗控制觀點來看，這一方法卻是非常正確的。

第二例將電源和地分別放在第3和第4層，這一設計解決了電源覆銅阻抗問題，由於第1層和第6層的電磁屏蔽性能差，差模EMI增加了。如果兩個外層上的信號線數量最少，走線長度很短(短於信號最高諧波波長的1/20)，則這種設計可以解決差模EMI問題。將外層上的無元件和無走線區域鋪銅填充並將覆銅區接地(每1/20波長為間隔)，則對差模EMI的抑制特別好。如前所述，要將鋪銅區與內部接地層多點相聯。

通用高性能6層板設計一般將第1和第6層布為地層，第3和第4層走電源和地。由於在電源層和接地層之間是兩層居中的雙微帶信號線層，因而EMI抑制能力是優異的。該設計的缺點在於走線層只有兩層。前面介紹過，如果外層走線短且在無走線區域鋪銅，則用傳統的6層板也可以實現相同的堆疊。

另一種6層板布局為信號、地、信號、電源、地、信號，這可實現高級信號完整性設計所需要的環境。信號層與接地層相鄰，電源層和接地層配對。顯然，不足之處是層的堆疊不平衡。

這通常會給加工製造帶來麻煩。解決問題的辦法是將第3層所有的空白區域填銅，填銅後如果第3層的覆銅密度接近於電源層或接地層，這塊板可以不嚴格地算作是結構平衡的電路板。填銅區必須接電源或接地。連接過孔之間的距離仍然是1/20波長，不見得處處都要連接，但理想情況下應該連接。

10層板
由於多層板之間的絕緣隔離層非常薄，所以10或12層的電路板層與層之間的阻抗非常低，只要分層和堆疊不出問題，完全可望得到優異的信號完整性。要按62mil厚度加工製造12層板，困難比較多，能夠加工12層板的製造商也不多。

由於信號層和迴路層之間總是隔有絕緣層，在10層板設計中分配中間6層來走信號線的方案並非最佳。另外，讓信號層與迴路層相鄰很重要，即板布局為信號、地、信號、信號、電源、地、信號、信號、地、信號。

這一設計為信號電流及其迴路電流提供了良好的通路。恰當的布線策略是，第1層沿X方向走線，第3層沿Y方向走線，第4層沿X方向走線，以此類推。直觀地看走線，第1層1和第3層是一對分層組合，第4層和第7層是一對分層組合，第8層和第10層是最後一對分層組合。當需要改變走線方向時，第1層上的信號線應藉由」過孔＂到第3層以後再改變方向。實際上，也許並不總能這樣做，但作為設計概念還是要盡量遵守。

同樣，當信號的走線方向變化時，應該藉由過孔從第8層和第10層或從第4層到第7層。這樣布線可確保信號的前向通路和迴路之間的耦合最緊。例如，如果信號在第1層上走線，迴路在第2層且只在第2層上走線，那麼第1層上的信號即使是藉由「過孔」轉到了第3層上，其迴路仍在第2層，從而保持低電感、大電容的特性以及良好的電磁屏蔽性能。

如果實際走線不是這樣，怎麼辦？比如第1層上的信號線經由過孔到第10層，這時迴路信號只好從第9層尋找接地平面，迴路電流要找到最近的接地過孔(如電阻或電容等元件的接地引腳)。如果碰巧附近存在這樣的過孔，則真的走運。假如沒有這樣近的過孔可用，電感就會變大，電容要減小，EMI一定會增加。

當信號線必須經由過孔離開現在的一對布線層到其他布線層時，應就近在過孔旁放置接地過孔，這樣可以使迴路信號順利返回恰當的接地層。對於第4層和第7層分層組合，信號迴路將從電源層或接地層(即第5層或第6層)返回，因為電源層和接地層之間的電容耦合良好，信號容易傳輸。

多電源層的設計
如果同一電壓源的兩個電源層需要輸出大電流，則電路板應布成兩組電源層和接地層。在這種情況下，每對電源層和接地層之間都放置了絕緣層。這樣就得到我們期望的等分電流的兩對阻抗相等的電源匯流排。如果電源層的堆疊造成阻抗不相等，則分流就不均勻，瞬態電壓將大得多，並且EMI會急劇增加。

如果電路板上存在多個數值不同的電源電壓，則相應地需要多個電源層，要牢記為不同的電源創建各自配對的電源層和接地層。在上述兩種情況下，確定配對電源層和接地層在電路板的位置時，切記製造商對平衡結構的要求。

總結
鑒於大多數工程師設計的電路板是厚度62mil、不帶盲孔或埋孔的傳統印製電路板，本文關於電路板分層和堆疊的討論都局限於此。厚度差別太大的電路板，本文推薦的分層方案可能不理想。此外，帶盲孔或埋孔的電路板的加工製程不同，本文的分層方法也不適用。

電路板設計中厚度、過孔製程和電路板的層數不是解決問題的關鍵，優良的分層堆疊是保證電源匯流排的旁路和去耦、使電源層或接地層上的瞬態電壓最小並將信號和電源的電磁場屏蔽起來的關鍵。理想情況下，信號走線層與其迴路接地層之間應該有一個絕緣隔離層，配對的層間距(或一對以上)應該越小越好。根據這些基本概念和原則，才能設計出總能達到設計要求的電路板。現在，IC的上升時間已經很短並將更短，本文討論的技術對解決EMI屏蔽問題是必不可少的。

Ⅲ 闡述印刷電路板（PCB）電磁兼容性（EMC）的分析方法、測量方法和目前國內外研究進展。

非常專業的問題
我這種級別的只能對第一個問題提出一些看法
對於非專業人員(包括大部分的DIYer)來說,對印刷電路板的認識只停留在層數上,且無法只憑肉眼就准確無誤的看出PCB的層數,而只能根據PCB上的編號進行查詢來了解它的層數及其他電氣性能.

Ⅳ 如何通過元件擺放來改善PCB的EMI

下面有一個Rotation 選項，為旋轉的角度選中你需要轉動的元器件， 按tab，彈出 Component對話框，在對話框的左邊欄。

一般元器件畫封裝是都以pin1為0點（也有以元器件中心為0點的），所以這個角度是以0點為原點的角度，或者雙擊，或者右鍵「properties」。可以自己隨意設置。

不過一般都是90的倍數（0度和360度 一個效果），有Component Properties 組

Ⅳ 畫pcb怎麼過emi，emc

PCB的EMC/EMI設計參照下面幾條原則

• 關鍵信號優先原則

  電源､模擬小信號､高速信號､差分信號､時鍾信號及中斷信號等為關鍵信號，應優先布線。一般情況下，應按照電源信號､時鍾信號､中斷信號､模擬小信號､高速信號及普通I/O信號的順序進行布線。關鍵信號及敏感信號採用兩側局部敷銅地面隔離和屏蔽。

• 手動布線與自動布線原則

  關鍵信號採用手動布線，普通信號採用手動布線或自動布線方法。

• 密度優先原則

  從PCB電路板上連接關系最復雜的MCU/DSP/ARM等控制器晶元著手，從走線密度最高的區域開始布線。

• 最小環路與最短走線原則

  也就是電源走線與GND走線組成的環路面積最小，在減少對外輻射能量的同時也最大程度上減小從外界接收的能量，從根本上提高EMC/EMI性能。

  最短走線原則就是按照最短或盡可能短的路徑連接同一網路上的引腳，避免不必要的折線走線形式。

  在高頻線路中，走線長度不可與波長呈整數倍關系以免發生信號諧振。

• 走線方向控制原則

  走線方向控制就是相鄰層的走線以90°正交或垂直布線為宜，避免相鄰層信號以平行走線形式以減少層間串擾。

  時鍾信號線要短，盡可能與其他I/O信號垂直走線，並遠離I/O信號電纜。

  中斷信號､模擬小信號､高速信號等敏感信號盡可能不與大電流､高速切換信號平行走線。

  同一層上的同一網路上的走線改換方向時，盡可能以圓弧或45°折線相連，盡可能避免90°正交改換走線方向。

• 阻抗一致性原則

  因線寬變化引起走線特徵阻抗的非均勻性和不一致性，在傳輸速度較高時會引起反射干擾，同一網路上的走線線寬應盡可能保持一致。對於因從引腳間走線而不得不改變走線線寬的場合，應盡可能減少線寬不一致部分的有效長度。

  差分信號應平行布線並盡量避免過孔。在一條走線需加過孔時，另一條也應在長度一致點處增加過孔，以使差分線符合阻抗一致性原則。

• 最小線寬原則

  走線可流經的電流與銅皮厚度及線寬存在一定關系。在具體布線過程中，需要考慮線寬與電流及銅皮厚度間的關系，並預留50%的安全系數。

  在通常情況下，一般信號走線寬度8~12mil，電源寬度20~30mil，GND走線30~50mil已可滿足設計要求。但推薦走線最小寬度與TQFP､LQFP等表面封裝形式主控晶元引腳寬度一致，8mil即是TQFP封裝的DSP及ARM晶元的引腳寬度。

• 高速信號走線終端匹配原則

  在延遲時間大於信號上升時間的1/4時，走線可作為傳輸線處理。在點對點的傳輸結構中，可採用始端串聯匹配或終端並聯匹配形式。在一點對多點傳輸時，需根據終端網路拓撲結構採用不同的匹配形式。在終端採用菊花鏈拓撲結構時，應採用終端並聯匹配形式。在終端採用星形拓撲結構時，可選用始端串聯匹配或終端並聯匹配形式。匹配形式也稱端接。

• 3W原則

  為避免較近平行走線間的電磁干擾，相鄰走線中心間距需不小於線寬的3倍，也就是走線間間距不小於1倍線寬的規則即為3W原則。在線間距不小於3W時，可保證相鄰走線間70%的電場不相互影響。在線間距不小於10W時，可保障相鄰走線間98%的電場不相互影響。

  3W原則是在設計採用窄引腳封裝的ARM和DSP為主控晶元的PCB時首先考慮並優先執行的布線技術之一。

• 20H原則

  為避免PCB邊緣對外輻射電場和電磁干擾的邊緣效應，內縮的電源層邊緣與PCB邊界間的間距應不小於電源層與地面層介質厚度H的20倍，即為20H原則。在內縮間距不小於20H，可將70%的電場和電磁輻射限制在接地層邊緣內。在內縮間距不小於100H，可將98%的電場和電磁輻射限制在接地層邊緣內。

  20H原則是提高PCBEMI性能的必要手段和方法之一。

• 5/5原則

  5/5原則就是在時鍾頻率高於5MHz或脈沖上升時間小於5ns時，需要考慮使用多層板形式。在必須採用雙層板時，需將一面作為完整的地面。

  5/5原則是PCB層數選擇原則，在高頻PCB設計時必須考慮和應用。

資料參考:www.pcbhf.com

Ⅵ 如何在高速PCB設計時做好EMI控制

EMI的輻射干擾是PCB設計中的一大關鍵，更別說是高速PCB的設計了。而關於EMI的產生理論上工程師應該都是很清楚的，並且也都知道一些普遍的關於抑制EMI的手段和方式。這里將為大家分享的是針對高速PCB設計中，將如何對EMI進行很好的控制，從而得到完美的PCB設計，具體控制設計請看下文。
EMI工程師應該都能從理論上分析了EMI的產生情況，並主要從系統設計方面考慮很多實際採用的抑制EMI的手段和方式，這里我們將針對高速PCB設計，來分析如何進行EMI控制。
1、傳輸線RLC參數和EMI
對於PCB板來說，PCB上的每一條走線都可以有用三個基本的分布參數來對它進行描述，即電阻，電容和電感。在EMI和阻抗的控制中，電感和電容的作用很大。
電容是電路系統存儲系統電能的元件。任何相鄰的兩條傳輸線之間，兩層PCB導電層之間以及電壓層和周圍的地平面之間都可以組成電容。在這些所有的電容中，傳輸線和它的迴流電流之間組成的電容數值最大，也數量最多，因為任何的傳輸線，它都會在它的周圍通過某種導電物質形成迴流。根據電容的公式：C=εs/(4kπd)，他們之間形成的電容的大小和傳輸線到參考平面的距離成反比，和傳輸線的直徑(橫截面積)成正比。我們都知道，如果電容的數值越大，那麼他們之間存儲的電場能量也越多，換句話說，他往外部泄露系統能量的比率將更少，那麼這個系統產生的EMI就會得到一定的抑製作用。
電感是電路系統中存儲周圍磁場能量的元件。磁場是由流過導體的電流產生的感生場。電感的數值表示它存儲導體周圍磁場的能力，如果磁場減弱，感抗就會變小，感抗變大的時候，磁場就會增大，那麼對外的磁能量輻射也會變大，即EMI值越大。所以，如果系統的電感越小，那麼就能對EMI進行抑制。在低頻情況下，如果導體變短，厚度變大，變寬的時候，導體的電感就會變小，而在高頻情況下，磁場的大小則和導線及其迴流構成的閉環面積的函數，如果把導線與其迴路靠近，由於迴流和本身電流大小相等(在最佳迴流狀態)方向相反，所以兩者產生的磁場就會相互抵消，降低了導體的感應電感，所以，保持導體上電流和其最佳迴流路徑，能夠一定程度的減小EMI。
而在一個實際電路中，導線的電容和電感是融合為一體的，我們如果只分析電容或者只考慮電感都有些片面，所以我們引入阻抗。阻抗是傳輸線上輸入電壓對輸入電流的比率值(Z0=V/I)。導線和迴路之間的阻抗是導線及其迴路之間電感和電容的函數，阻抗ZO等於(L/C)1/2。。
通過前面的分析和阻抗ZO的公式，從抑制EMI角度上來說，我們希望阻抗越小越好。當阻抗比較小即電容較大和電感較小的時候，我們只要保持電路的正常布線，使電流保持最佳迴流路徑，就可以使EMI控制在最小。而當電容變小，電感變大，將會使系統屏蔽電磁場能量的能力下降，外泄電磁場能量增加，EMI變大。

2、疊層設計抑制EMI
從前面的分析可以看到，低阻抗的參考平面在抑制EMI中起著至關重要的作用，因而我們在進行疊層設計時，應該特別注重參考平面層的安排。對於PCB板上的信號走線來說，好的分層應該是讓所有的信號層兩邊緊挨著電源層或者接地層;從電源來看，好的分層是應該把電源與接地層相鄰，且電源和接地層的距離盡可能的小，盡量保證電源和地層上的低阻抗。隨著信號頻率的不斷提高，一般只有6層板以上的多層PCB板才能起到良好的EMI抑制效果。下面，我們以6層板為例，對不同的PCB迭層設計方案的性能優劣做一些比較。

圖1 六層PCB的兩種典型疊層設計
六層PCB的疊層設計通常有兩種方案(如圖1所示)。對於第一種方案，我們可以把電源和地分別放在第3和第4層，這一設計雖然電源覆銅阻抗低，但是由於第1層和第6層為信號層，其電磁屏蔽性能差，導線上的很大一部分磁場都要輻射到外界，換句話說，信號電流和迴流信號中，一個處於屏蔽范圍內，而另一個卻有一半處於屏蔽范圍外，一個處於屏蔽范圍之內，這樣其實增加了差模EMI。但是如果兩個外層上的信號線數量最少，走線長度很短(短於信號最高諧波波長的1/20)，則這種設計可以解決差模EMI問題。將外層上的無元件和無走線區域鋪銅填充並將覆銅區接地(每1/20波長為間隔)，則對差模EMI的抑制特別好。而且我們還可以條件允許的情況下，在信號層的每一層靠邊處鋪設一圈銅，並且在1/20波長的間距內打控，也能很好的防止EMI的泄漏.如前所述，要將鋪銅區與內部接地層多點相聯。第二種方案就是將電源和地分別放在第2和第5層，雖然抑制了絕大部分差模EMI，但由於電源覆銅阻抗高，對減少共模EMI輻射的效果不好。此外，從信號阻抗
控制的觀點來看，這一做法也是非常有利的，因而該方案成為目前應用最廣泛的六層板設計方案。
如果我們能夠有能力將所有的信號走線完全分布在兩層內進行，那麼我們可以採用其它更優化的疊層設計：將第1和第6層(兩個表層)鋪地，第3和第4層設置為電源和地。信號線走在2和5層，兩邊都有參考平面屏蔽，因而EMI抑制能力是優異的。該設計的缺點就是走線層只有兩層，布線空間略顯緊張。實際中要靈活處理，比如在鋪銅區內也可以適當走線，只是要注意不能隔斷上層信號的迴流通路。
還有一種疊層方案為：信號、地、信號、電源、地、信號，這也可實現信號完整性設計所需要的良好的環境：信號層與參考層相鄰，電源層和接地層配對。不足之處在於鋪銅層的堆疊不平衡，這會給加工製造帶來麻煩。解決問題的辦法是將第3層所有的空白區域填銅，填銅後如果第3層的覆銅密度接近於電源層或接地層，這塊板就可以近似地看作是結構平衡的電路板。注意，填銅區必須接電源或接地(最好接地)，連接過孔之間的距離仍然是小於1/20波長。

3 、電容和接地過孔對迴流的作用
高速PCB設計中對於EMI的抑制是非常靈活的，設計者永遠不可能很完美地解決所有的EMI問題，只有從小處著手，從對各個細節的把握來達到整體抑制的效果，有時，往往一個看似微不足道的電容或過孔都能起著舉足輕重的作用。也許提到電容對EMI的抑製作用大家都比較熟悉，即利用電容的儲能濾波特性，穩定電壓，消除高次諧波，從而達到降低EMI的效果。在這節里，我們將重點分析一下電容和接地過孔在保證信號低阻抗迴路中所起的作用，這也是多層PCB板設計中有效抑制EMI的重要方面之一。
多層PCB設計中，由於布線密度，拓補結構的要求，信號走線經常需要在層間切換，如果它所參考的地平面也發生變化，那麼該信號的迴流路徑將發生變化，從而產生一定的EMI問題，如圖2所示：

圖2 信號換層帶來的EMI問題
解決這一問題最簡單也是最有效的方法就是合理添加電容或過孔。如果兩個不同的參考平面都是地或都是電源，那麼我們可以通過添加接地過孔或者電源連接過孔來為信號的迴流提供迴路(圖3 A);如果兩個參考平面是電源和地之間的切換，那麼就可以利用旁路電容提供低阻抗的迴路(圖3 B)。

圖3 過孔或電容提供迴流通路
上圖我們可以看到，在信號走線換層的附近多放置一些接地過孔(電源孔)和電容能為信號提供完整的低阻抗的迴路，保證了信號和迴流之間的耦合，從而抑制了EMI。需要注意的是，迴流通過電容切換參考平面時，由於本身及過孔的寄生電感存在，仍然會產生一定的電磁輻射和信號衰減，所以設計者頭腦里要有一個正確的指導思想：盡量少換層走線，換層後盡量保持信號靠近同一(或者同屬性)的參考平面。

PCB板上器件的布局，可以按照下面幾個原則來進行：
按照器件的功能和類型來進行布局。對於功能相同或者相近的器件，放置在一個區域裡面有利於減小他們之間的布線長度。而且還能防止不同功能的器件在一個小區域內形成干擾。
按照電源類型進行布局。這個是布局中最重要的一點，電源類型包括不同的電源電壓值，數字電路和模擬電路。按照不同電壓，不同電路類型，將他們分開布局，這樣有利於最後地的分割，數字地緊貼在數字電路下方，模擬地緊貼在模擬電路下方。這樣有利於信號的迴流和兩種地平面之間的穩定。
關於共地點和轉換器的放置。由於電路中很可能存在跨地信號，如果不採取什麼措施，就很可能導致信號無法迴流，產生大量的共模和差模EMI。所以，布局的時候盡量要減少這種情況的發生，而對於非走不可的，可以考慮給模擬地和數字地選擇一個共地點，提供跨地信號的迴流路徑。電路中有時還存在A/D或D/A器件，這些轉換器件同時由模擬和數字電源供電，因此要將轉換器放置在模擬電源和數字電源之間。
對於PCB的走線，我們這里建議如下一些措施來抑制EMI：
保證所有的信號尤其是高頻信號，盡可能靠近地平面(或其他參考平面)。
一般超過25MHz的PCB板設計時要考慮使用兩層(或更多的)地層。
在電源層和地層設計時滿足20H原則。

(由於RF電流在電源層和地層的邊緣也容易發射電磁波，解決這個問題的最好方法就是採用20-H規則，即地平面的邊緣比電源平面大20H(H是電源到地平面的距離)。若是設計中電源的管腳在PCB的邊緣，則可以部分延展電源層以包住該管腳。)
將時鍾信號盡量走在兩層參考平面之間的信號層。
保證地平面(電源平面)上不要有人為產生的隔斷迴流的斷槽。
在高頻器件周圍，多放置些旁路電容。
信號走線時盡量不要換層，即使換層，也要保證其迴路的參考平面一樣。
在信號換層的過孔附近放置一定的連接地平面層的過孔或旁路電容。
當走線長度(單位英寸)數值上等於器件的上升時間(單位納秒)，就要考慮添加串聯電阻。
保證時鍾信號或其他高速電路遠離輸入輸出信號的走線區域。
盡量減少印製導線的不連續性，例如導線寬度不要突變，導線的拐角應大於90度，信號走線不能呈環狀等。
在一些重要的信號線周圍可以加上保護的地線，以起到隔離和屏蔽的作用。
對於跨地信號，要想辦法保證它最小迴流面積。

Ⅶ 如何在PCB設計階段處理好EMC/EMI問題

首先，EMI要從系統考慮，單憑PCB無法解決問題。疊層對EMI來說，主要是提供信號最短迴流路徑、減小耦合面積和抑制差模干擾。另外地層與電源層緊密耦合，適當比電源層外延，對抑制共模干擾有好處。
PCB EMC設計布局布線經驗
1、整體布局
1）高速、中速、低速電路要分開；
2）強電流、高電壓、強輻射元器件遠離弱電流、低電壓、敏感元器件；
3）模擬、數字、電源、保護電路要分開；
4）多層板設計，有單獨的電源和地平面；
5）對熱敏感的元器件（含液態介質電容、晶振）盡量遠離大功率元器件、散熱器等熱源。
2、整體布線
1）關鍵信號線走線避免跨分割；
2）關鍵信號線走線避免「U」型或「O」型；
3）關鍵信號線走線是否人為繞長；
4）關鍵信號線是否距離邊沿和介面400mil以上；
5）相同功能的匯流排要並行走，中間不要夾叉其它信號；
6）晶振下面是否走線；
7）開關電源下面是否走線；
8）接收和發送信號要分開走，不能互相夾叉。

Ⅷ PCB的EMI干擾

輻射 EMI 干擾可以來自某個不定向發射源以及某個無意形成的天線。傳導性 EMI 干擾也可以來自某個輻射 EMI 干擾源，或者由一些電路板組件引起。一旦您的電路板接收到傳導性干擾，它便駐入應用電路的PCB線跡。常見的一些輻射 EMI 干擾源包括以前文章中談及的組件，以及PCB板上開關式電源、連接線和開關或者時鍾網路。
傳導性 EMI 干擾是開關電路正常工作與寄生電容和電感共同作用產生的結果。圖 1 顯示了一些會進入到您的PCB線跡中的 EMI 干擾源情況。Vemi1 源自開關網路，例如：時鍾信號或者數字信號線跡等。這些干擾源的耦合方式均為通過線跡之間的寄生電容。這些信號將電流尖脈沖帶入鄰近PCB線跡。同樣，Vemi2 源自開關網路，或者來自PCB上的某個天線。這些干擾源的耦合方式均為通過線跡之間的寄生電感。該信號將電壓擾動帶入鄰近PCB線跡。每三個 EMI 源來自於線纜內相鄰的導線。沿這些導線傳播的信號可產生串擾效應。
開關式電源產生 Vemi4。開關式電源產生的干擾駐存在電源線跡上，並以 Vemi4 信號的形式出現。
在正常運行期間，開關式電源 (SMPS) 電路為傳導性 EMI 的形成帶來機會。這些電源內的「開」和「關」切換操作，會產生較強的非連續性電流。這些非連續性電流存在於降壓轉換器的輸入端、升壓轉換器的輸出端，以及反激和降升壓拓撲結構的輸入和輸出端。開關動作引起的非連續性電流會產生電壓紋波，其通過PCB線跡傳播至系統的其它部分。SMPS 引起的輸入和/或輸出電壓紋波，會危害負載電路的運行。圖 2 顯示了工作在 2 MHz 下的一個 DC/DC 降壓 SMPS 輸入的頻率組成例子。SMPS 傳導干擾的基本頻率組成范圍為 90 – 100 MHz。
輸入和輸出針腳使用10 μF濾波器時的傳導性EMI測量。
共有兩類傳導性干擾：差模干擾和共模干擾。差模干擾信號出現在電路輸入端之間，例如：信號和接地等。電流流經同相的兩個輸入端。但是，1號電流輸入大小與2號相等，但方向相反（差動參考）。這兩個輸入端的負載，形成一個隨電流強弱變化的電壓。線跡1和差分基準之間的這種電壓變化，在系統中形成干擾或者通信誤差。
在您向電路添加一個接地環路或者不良電流通路時，便出現共模干擾。如果存在某個干擾源，則線跡 1 和線跡 2 上形成共模電流和共模電壓，而接地環路充當一個共模干擾源。差模干擾和共模干擾都要求使用特殊的濾波器，來應對 EMI 干擾的不利影響。