od門上拉電阻計算方法

Ⅰ 解釋一下圖里的od門的原理

虛線框表示是個集成電路功能模塊，由電源Vdd1供電；
而模塊的輸出是通過Tn的漏極引出，因為漏極什麼都沒有接，所以叫漏極開路；
對於漏極開路的輸出端，需要外掛個電阻到電源上（Vdd2）才能正常工作；
那麼這個外掛的電阻，可以是為了連接後級電路的電阻，也可以是負載，但是都如圖示中RL位置上連接，對Tn來說都是負載，所以就表示為 RL；

Ⅱ oc,od門能實現什麼邏輯功能

1、OC門邏輯功能：

通過OC門這一裝置，能夠讓邏輯門輸出端的直接並聯使用。兩個OC門的並聯，可以實現邏輯與的關系，稱為「線與」，但在輸出埠應加一個上拉電阻與電源相連。

2、OD門邏輯功能：

為兩個輸出端（包括兩個以上）直接互連就可以實現「AND」的邏輯功能。OD門適用於輸入/輸出，其可獨立輸入/輸出低電平和高阻狀態，若需要產生高電平，則需使用外部上拉電阻或使用如LCX245等電平轉換晶元。

(2)od門上拉電阻計算方法擴展閱讀

OC門特性是，輸出側上拉電阻（pull-up resistor）連接的電壓不一定需要使用與輸入側IC同樣的電源（VCC），可以是用更低或更高的電壓來代替。因此，集電極開路電路有時用於連接不同工作電位、或用於外部電路需要更高電壓的場合。

OD門其可獨立輸入/輸出低電平和高阻狀態，若需要產生高電平，則需使用外部上拉電阻或使用如LCX245等電平轉換晶元。同時具有很大的驅動能力，可以作為緩沖器使用。

Ⅲ 為什麼OD（開漏）門和OC（開集）門輸出必須加上拉電阻

這樣理解的：在電子電路上，要是工作運行正常，必須使狀態運行在穩定狀態，不要運行在不確定的狀態。因為MOS管和三極體關閉時，漏電極D和集電極C是高祖態，輸出不確定，必須提供上拉電平，確定高電平時的輸出電壓。

Ⅳ 晶元的od門與oc門輸出管腳不需要上拉電阻嗎

上拉就是將不確定的信號通過一個電阻鉗位在高電平，電阻同時起限流作用。下拉同理，也是將不確定的信號通過一個電阻鉗位在低電平。

上拉是對器件輸入電流，下拉是輸出電流；強弱只是上拉電阻的阻值不同，沒有什麼嚴格區分；對於非集電極（或漏極）開路輸出型電路（如普通門電路）提供電流和電壓的能力是有限的，上拉電阻的功能主要是為集電極開路輸出型電路輸出電流通道。

一般說來，不光是重要的信號線，只要信號在一段時間內可能出於無驅動狀態，就需要處理。

比如說，一個CMOS門的輸入端阻抗很高，沒有處理，在懸空狀況下很容易撿拾到干擾，如果能量足夠甚至會導致擊穿或者閂鎖，導致器件失效。祈禱輸入的保護二極體安全工作吧。如果電平一直處於中間態，那輸出就可能是不確定的情況，也可能是上下MOS都導通，對器件壽命造成影響。

匯流排上當所有的器件都處於高阻態時也容易有干擾出現。因為這時讀寫控制線處於無效狀態，所以不一定會引起問題。你如果覺得自己能夠接受的話也就將就了。但是這時你就要注意到，控制線不能懸空，不然……

TTL電路的輸入端是一個發射極開路引出的結構，拉高或者不接都是高電平，但是強烈建議不要懸空不接。

上拉還是下拉？要看需要。一方面器件可能又要求，另一方面，比如匯流排上兩個器件，使能控制都是高有效，那麼最好下拉，否則當控制信號沒有建立的時候就會出現兩個沖突，可能燒片。如果計算機匯流排上面掛了一個D/A，上電復位信號要對它清零或者預置，那麼匯流排可以上下拉到你需要的數字。

至於上下拉電阻的大小，這個情況就比較多了。CMOS輸入的阻抗很高，上下拉電阻阻值可以大一些，一般低功耗電路的阻值取得都比較大，但是抗干擾能力相應比較弱一些。

很多場合下拉電阻取值比上拉電阻要小，這個是歷史遺留問題。如上面所說，TTL電路上拉時輸入3集管基射反偏，沒有什麼電流，但是下拉時要能夠使得輸入晶體管工作，這個在TTL的手冊中可以查到。

也是為了這個歷史遺留問題，有些CMOS器件內部採用了上拉，這時它會告訴你可以不處理這些管腳，但是這時你就要注意了，因為下拉再用10K可能不好使，因為也許內置的20K電阻和外置的10K把電平固定在了1V左右。

有時候你會看到150歐姆或者50歐姆左右的上下拉電阻，尤其是在高速電路中會看到。

150歐姆電阻下拉一般在PECL邏輯中出現。PECL邏輯輸出級是設計開路的電壓跟隨器，需要你用電阻來建立電壓。

50歐姆的電阻在TTL電路中用的不多，因為靜態功耗實在是比較大。在CML電路和PECL電路中兼起到了端接和偏置的作用。

CML電路輸出級是一對集電極開路的三極體，需要一個上拉電阻來建立電平。這個電阻可以放在發送端，那麼接受端還需要端接處理，也可以放到接受端，這時候端接電阻和偏置電阻就是一個。PECL電路結構上就好像CML後面跟了一個射極跟隨器。

OC門也使用上拉電阻，這個和CML有一點相像，但是還不太一樣。CML和PECL電路中三極體工作在線形區，而普通門電路和OC/OD門工作在飽和區。OC/OD門電路常用作電平轉換或者驅動，但是其工作速度不會太快。

為什麼？在OC/OD門中，上拉電阻不能太小，否則功耗會很大。而一般門的負載呈現出一個電容，負載越多，電容越大。當由高到低跳變時，電容的放電通過輸出端下拉的MOS或者Bipolar管驅動，速度一般還是比較快的，但是由低到高跳變的時候，就需要通過上拉電阻來完成，R大了幾十甚至上百倍，假設C不變，時間常數相應增加同樣的倍數。這個在示波器上也可以明顯的看出：上升時間比下降時間慢了很多。其實一般門電路上拉比下拉的驅動能力都會差一些，這個現象都存在，只不過不太明顯罷了？

在匯流排的上下拉電阻設計中，你就要考慮同樣的問題了：匯流排上往往負載很重，如果你要電阻來提供一些值，你就必須保證電容能通過電阻在一定時間內放電到可接受的范圍。如果電阻太大，那麼就可能出錯

上拉下拉電阻的定義以及用法

在數字電路中不用的輸入腳都要接固定電平，通過1k電阻接高電平或接地。

1. 電阻作用：

接電阻就是為了防止輸入端懸空，減弱外部電流對晶元產生的干擾，保護cmos內的保護二極體,一般電流不大於10mA

上拉和下拉、限流

1. 改變電平的電位，常用在TTL-CMOS匹配

2. 2. 在引腳懸空時有確定的狀態

3. 3.增加高電平輸出時的驅動能力。

4. 4、為OC門提供電流

5. 那要看輸出口驅動的是什麼器件，如果該器件需要高電壓的話，而輸出口的輸出電壓又不夠，就需要加上拉電阻。 如果有上拉電阻那它的埠在默認值為高電平你要控制它必須用低電平才能控制如三態門電路三極體的集電極，或二極體正極去控制把上拉電阻的電流拉下來成為低電平。反之， 尤其用在介面電路中,為了得到確定的電平,一般採用這種方法,以保證正確的電路狀態,以免發生意外,比如,在電機控制中,逆變橋上下橋臂不能直通,如果它們都用同一個單片機來驅動,必須設置初始狀態.防止直通!

6. 2、定義：

7. 上拉就是將不確定的信號通過一個電阻嵌位在高電平！電阻同時起限流作用！下拉同理！

8. 上拉是對器件注入電流，下拉是輸出電流弱強只是上拉電阻的阻值不同，沒有什麼嚴格區分對於非集電極（或漏極）開路輸出型電路（如普通門電路）提升電流和電壓的能力是有限的，上拉電阻的功能主要是為集電極開路輸出型電路輸出電流通道。

9. 3、為什麼要使用拉電阻：

一般作單鍵觸發使用時，如果IC本身沒有內接電阻，為了使單鍵維持在不被觸發的狀態或是觸發後回到原狀態，必須在IC外部另接一電阻。

數字電路有三種狀態：高電平、低電平、和高阻狀態，有些應用場合不希望出現高阻狀態，可以通過上拉電阻或下拉電阻的方式使處於穩定狀態，具體視設計要求而定！

一般說的是I/O埠，有的可以設置，有的不可以設置，有的是內置，有的是需要外接，I/O埠的輸出類似與一個三極體的C，當C接通過一個電阻和電源連接在一起的時候，該電阻成為上C拉電阻，也就是說，如果該埠正常時為高電平，C通過一個電阻和地連接在一起的時候，該電阻稱為下拉電阻，使該埠平時為低電平，作用嗎：比如：當一個接有上拉電阻的埠設為輸如狀態時，他的常態就為高電平，用於檢測低電平的輸入。

上拉電阻是用來解決匯流排驅動能力不足時提供電流的。一般說法是拉電流，下拉電阻是用來吸收電流的，也就是通常說的灌電流。

1、當TTL電路驅動CMOS電路時，如果TTL電路輸出的高電平低於CMOS電路的最低高電平（一般為3.5V）， 這時就需要在TTL的輸出端接上拉電阻，以提高輸出高電平的值。

2、OC門電路必須加上拉電阻，以提高輸出的搞電平值。

3、為加大輸出引腳的驅動能力，有的單片機管腳上也常使用上拉電阻。

4、在CMOS晶元上，為了防止靜電造成損壞，不用的管腳不能懸空，一般接上拉電阻產生降低輸入阻抗， 提供泄荷通路。

5、晶元的管腳加上拉電阻來提高輸出電平，從而提高晶元輸入信號的雜訊容限增強抗干擾能力。

6、提高匯流排的抗電磁干擾能力。管腳懸空就比較容易接受外界的電磁干擾。

7、長線傳輸中電阻不匹配容易引起反射波干擾，加上下拉電阻是電阻匹配，有效的抑制反射波干擾。

上拉電阻阻值的選擇原則包括:

1、從節約功耗及晶元的灌電流能力考慮應當足夠大；電阻大，電流小。

2、從確保足夠的驅動電流考慮應當足夠小；電阻小，電流大。

3、對於高速電路，過大的上拉電阻可能邊沿變平緩。綜合考慮

以上三點,通常在1k到10k之間選取。對下拉電阻也有類似道理

Ⅳ od門和普通門的區別

OD門是漏極開路，普通門沒有。
OD門，即為漏極開路。OD門主要作用是輸入/輸出低電平和高阻狀態，同時具有很大的驅動能力，主要應用於緩沖器使用。OC門，即為集電極開路。
OC門主要作用是輸出集成電路，主要應用於連接不同工作電位、或用於外部電路需要更高電壓的場合。OD門即高阻狀態;漏極開路門適用於輸入、輸出,其可獨立輸入、輸出低電平和高阻狀態,若需要產生高電平,則需使用外部上拉電阻或使用如LCX245等電平轉換晶元,同時具有很大的驅動能力,可作為緩沖器使用。集電極開路輸出(Open-Collector),單片機I/O常用的輸出方式的開漏輸出(Open-Drain),漏極開路電路概念中提到的"漏"是指MOSFET的漏極。

Ⅵ 上拉電阻和下拉電阻的問題

OD門或OC門之間的連接需要加上拉電阻（即在兩個門之間接一個電阻然後電阻另外一端接高電平即為上拉電阻，下拉電阻類似，接電阻後另外一端接地即為下拉電阻），防止門之間連接時出現大電流從而燒毀晶元。

Ⅶ OD門是什麼

1、OD門是漏極開路門，即高阻狀態；

2、漏極開路門適用於輸入、輸出，其可獨立輸入、輸出低電平和高阻狀態，若需要產生高電平，則需使用外部上拉電阻或使用如LCX245等電平轉換晶元，同時具有很大的驅動能力，可作為緩沖器使用。

Ⅷ OD門的有關分析，新手求大神指教

OD門輸出需要接上拉電阻。

圖a為普通門電路。非門。

圖b為OD門，但外面接了上拉電阻，是OD非門的正確使用方法。

圖c為OD門，但輸出沒接上拉電阻。因此輸出始終未低電平。

Ⅸ OD門電路和線與

兩個cmos管導通時，迴路導通，由於cmos管電阻元小於RL，所以F點電平0，相反，當不導通時，從ED到F沒有壓降，則F點為高電平；

第2問還用回答么。

Ⅹ 請問電平是什麼

邏輯電平的一些概念
要了解邏輯電平的內容，首先要知道以下幾個概念的含義：
1：輸入高電平（Vih）： 保證邏輯門的輸入為高電平時所允許的最小輸入高電平，當輸入電平高於Vih時，則認為輸入電平為高電平。
2：輸入低電平（Vil）：保證邏輯門的輸入為低電平時所允許的最大輸入低電平，當輸入電平低於Vil時，則認為輸入電平為低電平。
3：輸出高電平（Voh）：保證邏輯門的輸出為高電平時的輸出電平的最小值，邏輯門的輸出為高電平時的電平值都必須大於此Voh。
4：輸出低電平（Vol）：保證邏輯門的輸出為低電平時的輸出電平的最大值，邏輯門的輸出為低電平時的電平值都必須小於此Vol。
5：閥值電平(Vt)： 數字電路晶元都存在一個閾值電平，就是電路剛剛勉強能翻轉動作時的電平。它是一個界於Vil、Vih之間的電壓值，對於CMOS電路的閾值電平，基本上是二分之一的電源電壓值，但要保證穩定的輸出，則必須要求輸入高電平> Vih，輸入低電平<Vil，而如果輸入電平在閾值上下，也就是Vil～Vih這個區域，電路的輸出會處於不穩定狀態。
對於一般的邏輯電平，以上參數的關系如下：
Voh > Vih > Vt > Vil > Vol。
6：Ioh：邏輯門輸出為高電平時的負載電流（為拉電流）。
7：Iol：邏輯門輸出為低電平時的負載電流（為灌電流）。
8：Iih：邏輯門輸入為高電平時的電流（為灌電流）。
9：Iil：邏輯門輸入為低電平時的電流（為拉電流）。
門電路輸出極在集成單元內不接負載電阻而直接引出作為輸出端，這種形式的門稱為開路門。開路的TTL、CMOS、ECL門分別稱為集電極開路（OC）、漏極開路（OD）、發射極開路（OE），使用時應審查是否接上拉電阻（OC、OD門）或下拉電阻（OE門），以及電阻阻值是否合適。對於集電極開路（OC）門，其上拉電阻阻值RL應滿足下面條件：
（1）： RL < （VCC－Voh）/（n*Ioh＋m*Iih）
（2）：RL > （VCC－Vol）/（Iol＋m*Iil）
其中n：線與的開路門數；m：被驅動的輸入端數。
：常用的邏輯電平
·邏輯電平：有TTL、CMOS、LVTTL、ECL、PECL、GTL；RS232、RS422、LVDS等。
·其中TTL和CMOS的邏輯電平按典型電壓可分為四類：5V系列（5V TTL和5V CMOS）、3.3V系列，2.5V系列和1.8V系列。
·5V TTL和5V CMOS邏輯電平是通用的邏輯電平。
·3.3V及以下的邏輯電平被稱為低電壓邏輯電平，常用的為LVTTL電平。
·低電壓的邏輯電平還有2.5V和1.8V兩種。
·ECL/PECL和LVDS是差分輸入輸出。
·RS-422/485和RS-232是串口的介面標准，RS-422/485是差分輸入輸出，RS-232是單端輸入輸出。